FPGA/CPLD工程師—高級(jí)培訓(xùn)班

開(kāi)課地點(diǎn)：	中嵌教育本部 成都市科華北路47號(hào)（川大科技大廈）
授課時(shí)間：
授課顧問(wèn)：	蔣林
開(kāi)課時(shí)間：	2007-12-9
市場(chǎng)報(bào)價(jià)：	0
購(gòu)買價(jià)格：	0
審核時(shí)間：	我要報(bào)名2007-12-06 15:13:30

　　

學(xué)習(xí)對(duì)象

理工科類大專以上學(xué)歷;喜歡并有志投身于IT事業(yè);具備一定硬件知識(shí);了解Verilog HDL硬件描述語(yǔ)言

課程目標(biāo)

通過(guò)本期培訓(xùn)使學(xué)員不但能夠精通FPGA/CPLD軟硬件設(shè)計(jì)，精通基于實(shí)時(shí)通信系統(tǒng)的流水線設(shè)計(jì)、乒乓操作設(shè)計(jì)等重要設(shè)計(jì)方法和技巧，而且能夠掌握軟件無(wú)線電設(shè)計(jì)精髓，能夠獨(dú)立的利用FPGA開(kāi)發(fā)設(shè)計(jì)高速數(shù)字化無(wú)線通信接收機(jī)和發(fā)射機(jī)。

課程內(nèi)容

第一篇 FPGA/CPLD軟硬件開(kāi)發(fā)設(shè)計(jì)（14學(xué)時(shí)） 第一部分 FPGA/CPLD基本概念以及Verilog HDL設(shè)計(jì)（5學(xué)時(shí)） 第二部分 FPGA/CPLD開(kāi)發(fā)環(huán)境、IP核生成工具、測(cè)試激勵(lì)生成器、ModelSim仿真工具、約束、輔助設(shè)計(jì)工具、配置工具以及在線邏輯分析儀（5學(xué)時(shí)） 第三部分 開(kāi)發(fā)板設(shè)計(jì)原理以及實(shí)驗(yàn)（4學(xué)時(shí)） 第二篇 利用FPGA/CPLD開(kāi)發(fā)實(shí)時(shí)通信系統(tǒng)的的重要設(shè)計(jì)方法及課題實(shí)訓(xùn)（12學(xué)時(shí)） 第一部分 基于實(shí)時(shí)通信系統(tǒng)的模塊化設(shè)計(jì)方法和技巧（3學(xué)時(shí)） 基于實(shí)時(shí)通信系統(tǒng)的模塊化設(shè)計(jì)方法和技巧 基于實(shí)時(shí)通信系統(tǒng)的模塊化設(shè)計(jì)課題實(shí)訓(xùn) 第二部分 基于實(shí)時(shí)通信系統(tǒng)的流水線設(shè)計(jì)方法和技巧（3學(xué)時(shí)） 基于實(shí)時(shí)通信系統(tǒng)的流水線設(shè)計(jì)方法和技巧 基于實(shí)時(shí)通信系統(tǒng)的流水線設(shè)計(jì)課題實(shí)訓(xùn) 第三部分 基于實(shí)時(shí)通信系統(tǒng)的乒乓操作設(shè)計(jì)方法和技巧（3學(xué)時(shí)） 基于實(shí)時(shí)通信系統(tǒng)的乒乓操作設(shè)計(jì)方法和技巧 基于實(shí)時(shí)通信系統(tǒng)的乒乓操作設(shè)計(jì)課題實(shí)訓(xùn) 第四部分 基于實(shí)時(shí)通信系統(tǒng)的時(shí)鐘設(shè)計(jì)方法和技巧（3學(xué)時(shí)） 基于實(shí)時(shí)通信系統(tǒng)的時(shí)鐘設(shè)計(jì)方法和技巧 基于實(shí)時(shí)通信系統(tǒng)的時(shí)鐘設(shè)計(jì)課題實(shí)訓(xùn) 第三篇 FPGA/CPLD在軟件無(wú)線電中的工程應(yīng)用與工程課題實(shí)訓(xùn)（29學(xué)時(shí)） 第一部分 軟件無(wú)線電系統(tǒng)概述?? （1學(xué)時(shí)） 軟件無(wú)線電系統(tǒng)概述 軟件無(wú)線電的三種結(jié)構(gòu)形式 第二部分 System View以及無(wú)線通信系統(tǒng)仿真設(shè)計(jì)（3學(xué)時(shí)） System View的設(shè)計(jì)方法和技巧 基于System View的無(wú)線通信系統(tǒng)仿真設(shè)計(jì) 第三部分 基于FPGA/CPLD的數(shù)據(jù)采集系統(tǒng)工程應(yīng)用與工程課題實(shí)訓(xùn)（3學(xué)時(shí)） Nyquist采樣以及可以實(shí)現(xiàn)頻譜搬移的帶通采樣（欠采樣） 在實(shí)時(shí)通信系統(tǒng)中如何選取適當(dāng)?shù)牟蓸宇l率去除混疊信號(hào) 基于FPGA/CPLD的數(shù)值運(yùn)算以及Q表示法進(jìn)行數(shù)的定標(biāo) 基于FPGA/CPLD的帶通采樣（欠采樣）工程應(yīng)用以及工程課題實(shí)訓(xùn) 第四部分 基于FPGA/CPLD的數(shù)字濾波器工程應(yīng)用與工程課題實(shí)訓(xùn)（4學(xué)時(shí)） 乘累加結(jié)構(gòu)以及分布式算法的FIR數(shù)字濾波器 SystemView如何產(chǎn)生濾波器系數(shù) MATLAB如何產(chǎn)生濾波器系數(shù) 基于FPGA/CPLD的FIR數(shù)字濾波器工程應(yīng)用以及工程課題實(shí)訓(xùn) 基于FPGA/CPLD的高斯濾波器工程應(yīng)用以及工程課題實(shí)訓(xùn) 第五部分 基于FPGA/CPLD的數(shù)字上下變頻工程應(yīng)用與工程課題實(shí)訓(xùn)（5學(xué)時(shí)） 基于FPGA/CPLD的本地載波產(chǎn)生原理與工程應(yīng)用 基于FPGA/CPLD的數(shù)字上變頻原理與工程應(yīng)用 基于FPGA/CPLD的數(shù)字下變頻原理與工程應(yīng)用 基于FPGA/CPLD的數(shù)字上下變頻工程課題實(shí)訓(xùn) 第六部分 基于FPGA/CPLD的數(shù)字調(diào)制解調(diào)工程應(yīng)用與工程課題實(shí)訓(xùn)（5學(xué)時(shí)） 數(shù)字調(diào)制解調(diào)的基本原理、設(shè)計(jì)方法以及影響選擇數(shù)字調(diào)制方式的因素 基于FPGA/CPLD的ASK調(diào)制解調(diào)工程應(yīng)用以及工程課題實(shí)訓(xùn) 基于FPGA/CPLD的PSK調(diào)制解調(diào)工程應(yīng)用以及工程課題實(shí)訓(xùn) 基于FPGA/CPLD的MSK調(diào)制解調(diào)工程應(yīng)用以及工程課題實(shí)訓(xùn) 基于FPGA/CPLD的GMSK調(diào)制解調(diào)工程應(yīng)用以及工程課題實(shí)訓(xùn) 第七部分 基于FPGA/CPLD的多速率信號(hào)處理工程應(yīng)用與工程課題實(shí)訓(xùn)（3學(xué)時(shí)） 多速率信號(hào)處理概述以及取樣率變換性質(zhì) 基于FPGA/CPLD的抽取工程應(yīng)用以及工程課題實(shí)訓(xùn) 基于FPGA/CPLD的插值工程應(yīng)用以及工程課題實(shí)訓(xùn) 第八部分 基于FPGA/CPLD的同步技術(shù)工程應(yīng)用與工程課題實(shí)訓(xùn)（5學(xué)時(shí)） 基于FPGA/CPLD的載波同步工程應(yīng)用與工程課題實(shí)訓(xùn) 基于FPGA/CPLD的位同步工程應(yīng)用與工程課題實(shí)訓(xùn) 基于FPGA/CPLD的幀同步工程應(yīng)用與工程課題實(shí)訓(xùn) 第四篇 項(xiàng)目實(shí)訓(xùn)(3
學(xué)時(shí)) 項(xiàng)目名稱： 基于GMSK調(diào)制方式的高速數(shù)字化無(wú)線通信系統(tǒng) 核心技術(shù)： 帶通采樣（欠采樣）、數(shù)字下變頻、GMSK調(diào)制解調(diào)、位同步、抽樣判決、幀同步、數(shù)字上變頻、帶通濾波、高斯濾波、抽取、插值、低通濾波。（注：這些核心技術(shù)全部是通過(guò)軟件編程的方式實(shí)現(xiàn)） 項(xiàng)目主要內(nèi)容： 該通信系統(tǒng)有兩部分組成，一部分為高速數(shù)字化無(wú)線通信發(fā)射機(jī)；一部分為高速數(shù)字化無(wú)線通信接收機(jī)； 項(xiàng)目要求： 在基于FPGA設(shè)計(jì)的高速數(shù)字化無(wú)線通信發(fā)射機(jī)中，信源碼速率為1

KHz，經(jīng)過(guò)適當(dāng)?shù)木幋a后，通過(guò)插值、低通濾波，取樣率變換后進(jìn)行GMSK調(diào)制，然后再通過(guò)數(shù)字上變頻將基帶信號(hào)混頻到中頻信號(hào)，再經(jīng)過(guò)帶通濾波后送D/A轉(zhuǎn)換器輸出中頻信號(hào)（或射頻信號(hào)）。以上這些工作全部是在FPGA內(nèi)通過(guò)Verilog HDL編程實(shí)現(xiàn). 在基于FPGA設(shè)計(jì)的高速數(shù)字化無(wú)線通信接收機(jī)中，A/D轉(zhuǎn)換器前的中頻信號(hào)（或射頻信號(hào)）通過(guò)帶通采樣、帶通濾波后發(fā)生頻譜搬移，把信號(hào)搬移到一個(gè)新的中頻信號(hào)，對(duì)此新中頻信號(hào)進(jìn)行數(shù)字下變頻，混頻后得到I、Q兩路基帶信號(hào)，然后進(jìn)行GMSK解調(diào)，再通過(guò)抽取、低通濾波，實(shí)現(xiàn)取樣率變換后通過(guò)位同步、抽樣判決以及適當(dāng)?shù)慕獯a，最終恢復(fù)出發(fā)射機(jī)中信源的原始碼元。以上這些工作也全部是在FPGA內(nèi)通過(guò)Verilog HDL編程實(shí)現(xiàn)。

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